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2.
Pin configurations
Pin name
A0 - A16
O0 - O15
Function
Addresses
Outputs
44-lead PLCC
Top view
CE
OE
PGM
NC
DC
Note:
Chip enable
Output enable
Program strobe
No connect
Don’t connect
Both GND pins must be
connected.
O12
O11
O10
O9
O8
GND
NC
O7
O6
O5
O4
7
8
9
10
11
12
13
14
15
16
17
39
38
37
36
35
34
33
32
31
30
29
A13
A12
A11
A10
A9
GND
NC
A8
A7
A6
A5
Note:
PLCC package pins 1 and 23 are “don’t
connect.”
3.
System considerations
Switching between active and standby conditions via the chip enable pin may produce transient voltage excursions. Unless
accommodated by the system design, these transients may exceed datasheet limits, resulting in device nonconformance.
At a minimum, a 0.1μF, high-frequency, low inherent inductance, ceramic capacitor should be utilized for each device. This
capacitor should be connected between the V CC and ground terminals of the device, as close to the device as possible.
Additionally, to stabilize the supply voltage level on printed circuit boards with large EPROM arrays, a 4.7μF bulk electrolytic
capacitor should be utilized, again connected between the V CC and ground terminals. This capacitor should be positioned as
close as possible to the point where the power supply is connected to the array.
Figure 3-1.
VCC
GND
VPP
Block diagram
DATA OUTPUTS
O0 - O15
OE
CE
A0 - A17
ADDRESS
INPUTS
OE, CE AND
PROGRAM LOGIC
Y DECODER
X DECODER
OUTPUT
BUFFERS
Y-GATING
CELL MATRIX
IDENTIFICATION
2
Atmel AT27C2048
0632G–EPROM–4/11
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